module chenfaqi_4(a,b,out);
input [3:0]a,b;
output [7:0]out;
integer i;
reg [7:0]r;
always@(*)
begin
if(b[0]==0)
r=0;
else
r=a;
for(i=1;i<=3;i=i+1)
begin
if(b[i]==1)
r=r+(a<<

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3回答
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  • 至过去的我

    2044人对此回答表示赞同

    我是未来的你,你现在是不是在年找寻小程序答案。你不要感觉诧异,给你来信原因,就是让你不在后悔。今天去学习如何推广小程序,相信......点击查看更多>
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  • Sally1

    17人对此回答表示赞同

    应该是testbench有问题。写RTL代码最好不用for循环。
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    17
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    发布于 6年前

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  • Victoria

    10人对此回答表示赞同

    那要看testbench是怎么写的。还有,为这么用组合逻辑写?那个for循环,很可能综合的结果不是你想要的。
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    10
    0回复
    发布于 6年前

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  • 朱果果

    2人对此回答表示赞同

    【1】for语句与CPU的for语句意义是两码事。CPU的for是从m'干'到n个,Verilog是'有'm到n个!
    【2】ModelSim要初始化一些寄存器,最好(一定)要有reset过程,明确初始参数,便于观察后来的变化,否则ModelSim会装糊涂的,你什么也看不见;
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    2
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    发布于 6年前

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