module veri(clk,addr,num);
input clk;
input addr;
output [3:0] num;

parameter n=8'h01;
reg [3:0] t;
always@(posedge clk)
begin
if(addr==1'b1)
t=n[

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  • 至过去的我

    2044人对此回答表示赞同

    我是未来的你,你现在是不是在年找寻小程序答案。你不要感觉诧异,给你来信原因,就是让你不在后悔。今天去学习如何推广小程序,相信......点击查看更多>
    发布于
  • Veasna

    14人对此回答表示赞同

    module veri(clk,addr,num);

        input clk;

        input  addr;

        output reg [3:0] num;

     

       parameter [7:0] n

       always@(posedge clk)

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    14
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    发布于 6年前

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  • 夏雨

    2人对此回答表示赞同

    parameter n=8'h01;
    reg [3:0] t;
    always@(posedge clk)
    begin
    if(addr==1'b1)
    t = n[3:0]; //修改处,取出n的后三位,
    else if(addr==1'b0)
    t = n[7:4]; //修改处,取出前三位
    展开
    2
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    发布于 6年前

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