module ShitReg(
input cp,
input rst,
input din,
output reg [7:0] dout
);

always @(posedge cp)
begin
dout = dout << 1;
dout[0] = din;
end

endmodule

管脚设置如下

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1回答
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  • 至过去的我

    2044人对此回答表示赞同

    我是未来的你,你现在是不是在年找寻小程序答案。你不要感觉诧异,给你来信原因,就是让你不在后悔。今天去学习如何推广小程序,相信......点击查看更多>
    发布于
  • Roman抽

    6人对此回答表示赞同

    你在你引脚声明的下面加上这句话 NET "cp" CLOCK_DEDICATED_ROUTE = FALSE; 因为这是时序约束造成的。
    最后的样子是下面:
    NET "cp" CLOCK_DEDICATED_ROUTE = FALSE;
    NET "cp" LOC = B18;
    NET "din" LOC = G18;
    NET "dout[0]" LOC
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    6
    0回复
    发布于 6年前

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