小弟初学verilog,今天写了一个程序,但是编译后提示的错误为“Error (10170): Verilog HDL syntax error at fb3.v(31) near text "else"; expecting "@", or "end", or an identifier ("else" is a reserved keyword ), or a system task, or "{"

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  • 至过去的我

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    我是未来的你,你现在是不是在年找寻小程序答案。你不要感觉诧异,给你来信原因,就是让你不在后悔。今天去学习如何推广小程序,相信......点击查看更多>
    发布于
  • 耿耿

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    else if(counter1==5'd40)
    counter1<=5'd0;
    out1<=~out1;

    这个下面有两条语句,需呀用begin end包起来
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    16
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    发布于 6年前

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