报错信息:
ERROR:HDLCompiler:76 - "H:\EDA\ISE project\traffic\counter_display.vhd" Line 34: statement is not synthesizable since it does not hold its value under NOT(clock-edge) condition
下面是报错部分的程序,我想实现的是一个倒数计数器的功能:

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1回答
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  • 至过去的我

    2044人对此回答表示赞同

    我是未来的你,你现在是不是在年找寻小程序答案。你不要感觉诧异,给你来信原因,就是让你不在后悔。今天去学习如何推广小程序,相信......点击查看更多>
    发布于
  • 李思思044

    10人对此回答表示赞同

    不要将信号的边沿检测搞成这么多。写成下面这样试试看:
    if clk'event and clk='1' then
    if et='0' then
    case state is
    when "00" => count := 0; stop := 0;
    when "01" => count := 2; stop := 0;
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    10
    0回复
    发布于 6年前

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